王中风博士是国家特聘专家、IEEE （电工与电子工程师协会）Fellow 和 AAIA (亚太人工智能学会）Fellow， 现任港澳宝典资料大全港澳宝典资料大全特聘教授、博导。王博士早年凭自学考入清华大学，本科获准提前毕业， 相继在自动化系获得学士和硕士学位。2000年他从美国明尼苏达大学电子与计算机工程系毕业，获得博士学位。 他先后任职于美国国家半导体公司（National Semiconductor），俄勒冈州立大学（Oregon State University） 电子与计算机学院，以及美国博通公司（Broadcom Corp.）， 曾经担任博通公司技术副总监，是博通公司FEC(前向纠错编码)领域的几个主要专家之一。 他同时担任过美国科罗拉多大学，中国科学技术大学，上海交通大学以及港澳宝典资料大全的兼职教授。 他是超大规模集成电路设计领域里的国际知名专家，在国际会议和期刊上发表300余篇学术论文， 拥有数十项美国专利和发明，并编著专辑“VLSI”一部。王博士7次荣获IEEE集成电路相关领域主流会议和会刊的最佳论文奖， 包括2007年荣获IEEE VLSI Systems会刊年度最佳论文奖。 在现有统计记录中，他是全球首位在IEEE VLSI Systems会刊上有五篇及以上论文位列年度下载排行榜的作者。

王博士是数字信号处理集成电路设计领域的国际著名专家和学者。他在该方面的研究和实践涵括turbo码，LDPC码，RS和BCH码 (包括软判决和硬判决)，MLC(多层编码)，卷积码，网格编码，乘积码和级联编码等。他发明的伞形编码， 分布式MLC以及超级乘积BCH码(SP-BCH)在业界受到高度关注和好评。在博通公司的新一代高速网络互联产品中, 他主持设计的FEC码在多方面(如编码增益，功耗，总延迟等)处于行业领先地位。在俄勒冈州立大学执教期间（2003-2007）， 王教授作为项目负责人或联合负责人承担过多项美国自然科学基金（NSF）和美国太空总署（NASA）的科研项目。 他指导的研究生连续三年进入大型国际会议（ICASSP'07, APPCAS'08, Asilomar'09）的最佳学生论文奖最终候选名单。 在博通公司工作期间，他参与了多款高速网络通信芯片的设计，同时他参加了多项工业国际标准的制订工作。 他提出的FEC等方案已经被25Gbps以上速率的近二十种高速网络通信国际标准所采纳。

王中风博士多次担任国际一流学术刊物编委职务， 他于2003年至2004年担任IEEE Trans. on Circuits and Systems (CAS)-I会刊的副主编， 于2008年至2013年担任IEEE Trans. on CAS -II会刊的副主编， 于2009年至2014年担任IEEE Trans. on VLSI Systems会刊的副主编。 与此同时，他数十次在IEEE及其它国际会议中担任程序委员会委员或各类主席， 并应邀在众多国际知名大学(例如,加州理工,多伦多大学,瑞士联邦理工等)，研究机构 (美国JPL)， 以及半导体公司(Intel, Hitachi, Broadcom等) 作学术报告。 他曾担任过IEEE电路与系统学会（CASS）年度最佳论文奖和CASS年会（ISCAS）最佳学生论文奖的评委。 自2016年回国工作以来，王博士先后获得江苏省“双创人才”、“双创团队”领军人才， 南京市“高层次创新人才”及“科技顶尖专家集聚计划”A类人才等荣誉和奖励。 此外， 他多次参与各类国家级人才、国家和省市级科研项目以及国家和省部级科技奖励的评审工作。 目前，王中风博士是IEEE电路与系统协会下属的两个技术委员会：1）超大规模集成电路系统与应用（VTA-TC） 2）通信电路与系统（CASCOM）的专家组成员，他同时也是IEEE信号处理协会的信号处理系统设计与实现（DISPS） 专家委员会的顾问委员。

现代纠错码设计与实现；高速有线和无线通信系统；生物医学信号处理系统；深度学习算法及硬件加速；低功耗设计方法学；容错集成电路设计；硬件安全与集成电路设计

数字信号处理的VLSI架构设计

代表性论文：

1.    S. Song, L. Liu, Z. Wang and J. Xu, Dual-Bit-Wise Stochastic Decoding for Polar Codes, in IEEE Transactions on Signal Processing (T-SP), vol. 71, pp. 512-524, 2023.

2.    D. Zhu, R. Zhang, L. Ou, J. Tian, and Z. Wang, “Low-Latency Design and Implementation of the Squaring in Class Groups for Verifiable Delay Function Using Redundant Representation,” in IACR Transactions on Cryptographic Hardware and Embedded Systems （CHES’2023）, 2023(1), 438–462.

3.    L. Feng, J. Sha and Z. Wang, 1+1<2: Efficient Automatic Standard Cell Sharing between Digital VLSI Designs for Area Saving, in IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems (T-CAD), 2023. (Early Access)

4.    W. Mao, S. Yang, H. Shi, J. Liu and Z. Wang, Intelligent Typography: Artistic Text Style Transfer for Complex Texture and Structure, in IEEE Transactions on Multimedia (T-Mul), 2022. (Early Access)

5.    J. Lu, C. Ni and Z. Wang, ETA: An Efficient Training Accelerator for DNNs Based on Hardware-Algorithm Co-Optimization, in IEEE Transactions on Neural Networks and Learning Systems (T-NNLS), 2022. (Early Access)

6.    M. Wang, L. He, J. Lin and Z. Wang, Rethinking Adaptive Computing: Building a Unified Model Complexity-Reduction Framework with Adversarial Robustness, in IEEE Transactions on Neural Networks and Learning Systems (T-NNLS), vol. 33, no. 4, pp. 1803-1810, April 2022.

7.    S. Zhang, W. Mao, and Z. Wang, An Efficient Accelerator of Deformable 3D Convolutional Network for Video Super-Resolution, 2022 IEEE Computer Society Annual Symposium on VLSI (ISVLSI), 2022 (Best Paper Award)

8.    J. Tian, P. Wang, Z. Liu, J. Lin, Z. Wang and J. Großschädl, Efficient Software Implementation of the SIKE Protocol Using a New Data Representation, in IEEE Transactions on Computers (T-C), vol. 71, no. 3, pp. 670-683, 1 March 2022.

9.    H. Cui, F. Ghaffari, K. Le, D. Declercq, J. Lin and Z. Wang, Design of High-Performance and Area-Efficient Decoder for 5G LDPC Codes, in IEEE Transactions on Circuits and Systems I: Regular Papers (T-CASI), vol. 68, no. 2, pp. 879-891, Feb. 2021.

10.  C. Ni, J. Lu, J. Lin, and Z. Wang, LBFP: Logarithmic Block Floating Point Arithmetic for Deep Neural Networks, 2020 IEEE Asia Pacific Conference on Circuits and Systems (APCCAS), pp. 201-204, Dec., 2020 (Best Paper Award)

11.  J. Wang, J. Lin, and Z. Wang, Efficient Hardware Architectures for Deep Convolutional Neural Network, IEEE Transactions on Circuits and Systems I: Regular Papers (T-CASI), vol. 65, no. 6, pp. 1941-1953, Jun., 2018 (Top 10 popular documents for over one year)

12.  Z. Wang, Z, Cui, and J. Sha, “VLSI Design for LDPC Codes Decoding,” in IEEE Circuits and Systems Magazine, First quarter, 2011.

13.  Z. Wang and Z. Cui, “Low Complexity, High Speed Decoder Design for Quasi-Cyclic Low Density Parity Check Codes,” in IEEE Trans. on VLSI Systems (T-VLSI), vol. 15, no. 1, Jan. 2007 (Top 4 most downloaded papers in IEEE Trans. on VLSI Systems in 2007)

14.  Z. Wang and J. Ma, “Fast Interpolation Architecture for Soft-Decision Decoding of Reed-Solomon Codes,” in IEEE Trans. on VLSI Systems (T-VLSI), vol. 14, no. 9, pp. 937-950, Sep. 2006 (IEEE VLSI Transactions Best Paper Award in 2007)

15.  Z. Wang and K. Parhi, “High Performance, High Throughput Turbo/SOVA Decoder Design,”IEEE Trans. on Communications (T-COMM), vol. 51, no 4, April 2003, pp. 570-79.